| 基于FPGA设计数字锁相环 | |
| 张秀平; 钟奇 | |
| 2007-09-15 | |
| 发表期刊 | 河海大学常州分校学报
 |
| ISSN | 1009-1130 |
| 卷号 | No.83期号:03页码:51-54 |
| 摘要 | 为了能在数字通信系统的接收端对信息进行正确译码,需产生一个用作取样判决的位定时脉冲.对采用数字锁相环提取定时脉冲的方法进行分析,提出了一种由微分超前/滞后型鉴相器构成数字锁相环的Verilog-HDL建模方案和基于FPGA实现该方案的设计过程,给出了仿真结果.以锁相环在CMI线路码译码中的应用为例,验证了该锁相环工作的可靠性. |
| 关键词 | 数字锁相环 Verilog-HDL 位定时脉冲 CMI译码 FPGA |
| URL | 查看原文 |
| 语种 | 中文 |
| 原始文献类型 | 学术期刊 |
| 文献类型 | 期刊论文 |
| 条目标识符 | http://ir.library.ouchn.edu.cn/handle/39V7QQFX/109701 |
| 专题 | 国家开放大学江苏分部 |
| 作者单位 | 1.河海大学计算机及信息工程学院 2.江苏广播电视大学武进学院 |
| 推荐引用方式 GB/T 7714 | 张秀平,钟奇. 基于FPGA设计数字锁相环[J]. 河海大学常州分校学报,2007,No.83(03):51-54. |
| APA | 张秀平,&钟奇.(2007).基于FPGA设计数字锁相环.河海大学常州分校学报,No.83(03),51-54. |
| MLA | 张秀平,et al."基于FPGA设计数字锁相环".河海大学常州分校学报 No.83.03(2007):51-54. |
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