| 用Verilog-HDL设计序列检测器 |
| 鄢靖丰; 陈晓黎; 王平
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| 2005-11-20
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| 发表期刊 | 计算机与数字工程
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| 期号 | 11页码:120-123 |
| 摘要 | 简要介绍Verilog-HDL设计数字电路基本原理,并用它具体的设计一个序列检测器,且与传统的用J-K触发器所设计的检测器进行了比较,最后在Synplify开发环境进行仿真综合,自动生成了满足给定条件的序列检测器物理电路。 |
| 关键词 | Verilog-HDL
Synplify
电子设计自动化
序列检测器
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| URL | 查看原文
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| 语种 | 中文
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| 原始文献类型 | 学术期刊
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| 文献类型 | 期刊论文
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| 条目标识符 | http://ir.library.ouchn.edu.cn/handle/39V7QQFX/117577
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| 专题 | 国家开放大学湖北分部
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| 作者单位 | 中国地质大学计算机学院;湖北广播电视大学
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推荐引用方式
GB/T 7714 |
鄢靖丰,陈晓黎,王平. 用Verilog-HDL设计序列检测器[J].
计算机与数字工程,2005(11):120-123.
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| APA |
鄢靖丰,陈晓黎,&王平.(2005).用Verilog-HDL设计序列检测器.计算机与数字工程(11),120-123.
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| MLA |
鄢靖丰,et al."用Verilog-HDL设计序列检测器".计算机与数字工程 .11(2005):120-123.
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